RTL8710BX - 程序员宅基地

【IoT】产品设计：WIFI 芯片 RTL8710BX 基础资源详解

以 AFW121TI 为例，从模组应用描述芯片性能，包括 Realtek 的 IoT Wi-Fi 芯片 RTL8710BX 的基本性能以及参数。 1、资源浅析 a、模组基本外设： b、Wi-Fi 模块上电初始化最大工作电流 Wi-Fi 模块在上电初始化...

【IoT】产品设计：WIFI 芯片 RTL8710BX 软件开发问题集锦

标签： RTL8710BX wifi IoT

1、固件重启后自动完成 AP 的自动重连，重连规则两种情况： A、断电重启时候，模块会读取上次成功连接上AP后保存的信息，搜索周围AP信息，如果有相符合的，就去连接AP，如果周围存在这个AP热点，模块会连接上，...

99IoT RTL8710BX s_选型表.pdf

标签： 99IoT s_ RTL8710BX 选型表.pdf

RTL8710BX 系列Wi-Fi模组选型表 AFW121TI AFW121TI-L2 AFW125TO AFW126TO AFW127PI AFW121TI5V

99物联金手指模组AFW127PI

标签：金手指模块AFW127PI Datasheet 低功耗小体积嵌入式Wi-Fi模块模块由RTL8710BX和少数外围器件构成

AFW127PI是九九物联研发的一款低功耗小体积嵌入式Wi-Fi模块，采用了Realtek的一个高集成度的无线射频芯片RTL8710BX和少数外围器件构成，芯片内置802.11b/g/n无线协议。具有大容量(FLASH:1-2MB ROM:512KB)存储空间，...

RTL8710 AT固件烧写

标签：单片机嵌入式硬件

本来不想写这个，但近日发现之前验证的方法快忘了，还是记录一下RTL8710资料多到无从下手，github一搜好几页，模组之多仅此于ESP8266了。但还是感觉没有一个资料把东西讲透，或许编写的人默认读者什么都会，可以脑部...

RTL9000BRG调试总结

标签：物联网网络 linux

RTL9000是百兆PHY芯片，调试的板子是使用的RGMII。调试一款phy芯片最简单直接的方式是查看内核中是否支持这类型号。查看代码中只是支持了8211系列。所以需要自己适配RTL9000。

Ambarella Ethernet PHY rtl9000 Linux driver 调试

标签： phy

Ambarella Ethernet PHY rtl9000 Linux driver 调试记录在ambarella CV22平台调试rtl9000 phy驱动。 rtl9000 工作原理如图，PHY使用标准的mac和phy的接口，rtl9000支持rgmii/rmii/mii和mdio/mdc接口，还有...

三、8【Verilog HDL】RTL级建模——行为级建模

标签： Verilog HDL 硬件描述语言数字电子技术基础

掌握结构化过程语句always和initial再行为级建模中的作用及用法掌握阻塞赋值（=）和非阻塞（）过程性赋值语句的作用及用法学习行为级建模中延迟的时序控制机制，一般延迟、内嵌赋值延迟和零延迟 ...

ISP图像处理之Demosaic算法（RTL篇）

标签： isp 图像处理

1 cycle内DUT接收2行4列共8个像素，i_data_0 ---- i_data_7每帧图像开始的标志：i_pvsync p是per，v是vertical direction；图像每行开始的标志：i_phsync p是per，h是horizontal direction；每行使能信号：i_data_en...

RTL编码风格所造成的仿真和综合的不匹配

http://www.cnblogs.com/lunix/archive/2010/12/31/rtl_coding_styles_that_yield_simulation_and_synthesis_mismatches.html 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章...

xprop仿真选项对RTL X态传播的影响

标签： verilog

前言 vcs仿真时可以通过-xprop=tmerge/xmerge来扩散X态传播，借此来发现...因为这些语义限制，Verilog 和 VHDL RTL 仿真器会忽略掉控制信号上的X不定态，在输出上会分配一个固定的数值。这样造成的结果就是，由于缺

基于CEVA DSP BX2的架构分析(三)-寄存器介绍（三）

标签：算法学习笔记

当由于试图执行从程序存储器中读取的数据包，而ECC错误未被纠正，因此服务于提取和调度错误中断（偏移量0x30）时，设置该字段。当发生精确错误中断时（当设置CSR寄存器中的CEIS或DIS字段时），设置该字段。...

RTL基本知识：快速填充矢量

在使用Verilog进行设计时,经常会遇到多位向量需要全部填充为"1","x"或者"z"的情况,特别是在不指定位宽的时候，"'bx"或者"'b z"可以填充到矢量的所有位，但是"'b1"并不能得到期望的所有为位"1"的结果。本文针对这种...

【数字逻辑与EDA技术】verilog HDL语法-期末考试重点总结

标签：硬件工程

数字逻辑与eda技术期末复习

Ubuntu 12.04 LTS（64 bit） + RTL8188CU无线网卡驱动

. . . . . 之前家里台式机上安装的是win7+CentOS双系统，但是CentOs的无线网卡驱动不知为何无论如何都安装不上，再加上这段时间一直很忙，所以一直使用着win。这几天事情忙得差不多了，再加上win的分区告急了...

8188EU 在AM335X MC183上以AP+STA工作

【目的】 8188EU 在AM335X MC183上以AP+STA工作。【环境】 1、 Ubuntu 16.04发行版 2、 linux-3.2.0-psp04.06.00.11 3、 MC183平台 ...4、交叉编译器arm-linux-gnueabihf-gcc-4.7.3 ... 开启...

8088单板机编译运行C程序的方法

标签： c语言单片机开发语言

连接器：LD=optlink.exe C:\Program Files (x86)\8086 Compilers Bundle\optlink.exe。C编译器：CC=dmc.exe C:\Program Files (x86)\8086 Compilers Bundle\dmc.exe。汇编器：ASM=ml.exe C:\Program Files (x86)\...

verilog150个经典例子仿真及电路图

标签： fpga开发

1.4位全加器代码： module module_full_add( input [3:0] iv_a,iv_b, input is_cin, output [3:0] owv_sum, output ows_cout ... assign {ows_cout,owv_sum} = iv_a+iv_b+is_... RTL： Simulation: 2...

Verilog基本知识汇总

标签： fpga开发

Verilog HDL基本知识总结

64位CreateProcess逆向：（二）0环下参数的整合即创建进程的整体流程

... 64位Windows创建64位进程逆向分析（总目录）在上一篇文章中，我们介绍了CreateProcess在3环的整个流程。在其中特别提到，当操作系统由3环切换到0环，是由NtCreateUserProcess完成所有关键工作的。...

Verilog基础：仿真时x信号的产生和x信号对于各运算符的特性

标签： fpga开发硬件工程数字IC

Verilog基础信号爆x也许是所有IC人的噩梦，满屏的红色波形常让人头疼不已，但x信号的产生原因却常常只有几种，只要遵循一定的代码规范，就可以避免产生信号中出现x的问题。最常见问题就是使用了未初始化的reg型变量...

（原创）RTL编码风格所造成的仿真和综合的不匹配

RTL编码风格所造成的仿真和综合的不匹配 1.0 简介 ASIC或者FPGA设计就是把一个想法或者概念转换成物理实现的过程。这篇文章讨论了HDL编码风格所造成的RTLGate-level仿真的不一致的几种情况。它的一个基本的判定...

阿里滑块验证码版本227版本破解（3）

标签： javascript 前端开发语言

这是一个手动分析记录，考虑到这样的操作劳心费力，所以改成程序自动破解。故本文档不完整，分享给兄弟们作为参考，其中的破解代码已经验证过，可以直接拷贝粘贴用。

[zz]古老的MBR感染---MBR/BS Infection

1.Introduction============== In my search for knowledge, I found many tutorials out there that werecreated to show the user how to code a simple boot sector virus. Although thetutes were very g...